Shimizu Lab./CAD sources
SFLを使ったプ
ロジェクト
- LSI設計講義演習のための
Linux LiveCDイメージとチュートリアルテキストを用意しました。
配布ページ
sfl2vl, Icarus Verilog, Alliance VHDL CAD, Magic等を使えるように
なっています。通信工学実験ならびに通信システム演習では
このCDROMを使いますので、自習したい学生はダウンロードして
自分のCDROMを作成して下さい。
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SFLからVerilogへの変換プログラム
ダウンロードはIP Archの配布ページを御覧下さい
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分岐予測つきパイプラインプロセッサSP/1
このプロセッサはコンピュータシステム, 集積回路設計製作IIの講義でも
利用しています. 命令の使い方はコンピュータシステムの授業シラバスの
ページから説明書(配布資料)を御覧ください.
パイプラインインターロックや分岐予測, 割り込みなど普通のプロセッサに
必要なものは大抵はいっていますので, 学部学生のプロセッサ教育に
ちょうどよいと思います. 命令は約10個と減らしていますが, C言語と
アセンブリ言語の関係も教育できるように配慮しています.
PARTHENONで合成すると約5000ゲートに
なり20MHz以上での動作が可能となるようです.
アルテラ社のEPF10K10にフィットするように論理を構成しています.
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キャッシュつきプロセッサSP/1C
このプロセッサはSP/1に小さなデータキャッシュをつけたものです.
命令はSP/1互換です.
キャッシュの導入にともないヒットアンダーミスやストアバッファ,
パイプラインリトライなどの構成例として利用可能なように効率よりも
読みやすさを中心にまとめました.
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JavaVM互換命令をもつプロセッサTRAJA 2.0
このプロセッサは1996年度卒業研究成果ですが, GPLに従い公開します.
Altera MAX-PLUS2とAllianceのためのライブラリ
- sclib.tgz
本ライブラリにはAllianceで論理合成した結果をAltera FPGAに
変換するためのものです.
例題として8ビットCPUの回路 SP0.tar.gz が
あります.
Allianceの合成は入出力ピンを内部信号として利用するためAlteraの
ツールで直接合成するようなEDIFファイルの作成はできません.
対策として外部ピンをAlteraのツールで作成すればOKです.
回路図, AHDLどちらでも構いませんが,上記サンプルにはAHDLの
ピン定義が入っています.